IBM ha situado el debate sobre los chips sub-1 nm en un terreno menos cómodo que el de los grandes anuncios de rendimiento. La compañía ha presentado una tecnología de transistor para el nodo de 0,7 nanómetros, equivalente a 7 angstroms, que introduce una arquitectura tridimensional denominada NanoStack. La cifra llama la atención, casi por inercia. Pero el núcleo del avance está en otro lugar: en la forma de seguir aumentando densidad, eficiencia y capacidad de cómputo cuando el escalado clásico del silicio ya no puede apoyarse solo en hacer más pequeñas las estructuras sobre un plano.
La propuesta llega con números diseñados para marcar distancia. IBM afirma que su tecnología permite empaquetar cerca de 100.000 millones de transistores en un chip del tamaño aproximado de una uña, casi el doble de densidad que su nodo de 2 nanómetros anunciado en 2021. Los resultados técnicos asociados proyectan hasta un 50% más de rendimiento o un 70% más de eficiencia energética frente a esa generación de 2 nm, dos métricas que cobran un peso distinto cuando la demanda de cómputo para inteligencia artificial está trasladando presión directa a la factura eléctrica de los centros de datos.
El anuncio, sin embargo, no debe leerse como la llegada inmediata de una nueva familia comercial de procesadores. IBM habla de una ruta hacia producción en un horizonte que podría situarse en los próximos cinco años, siempre que la tecnología supere las fases de maduración, integración industrial y transferencia a socios de fabricación. Ese matiz importa. En semiconductores, una demostración de arquitectura puede marcar la década siguiente sin traducirse de forma automática en obleas producidas a gran escala. Entre un transistor funcional, una celda de memoria prometedora y una plataforma manufacturable con rendimiento, coste y fiabilidad competitivos hay una distancia industrial considerable.
El valor técnico del anuncio no reside en interpretar los 0,7 nm como una dimensión física literal de todos los elementos del chip. La propia IBM recuerda que los nombres de nodo ya no se corresponden de manera directa con una medida geométrica concreta, sino con una generación tecnológica. El alcance de NanoStack se juega en otro plano: su capacidad para convertirse en una arquitectura suficientemente robusta como para sostener varios ciclos de escalado más allá del nanosheet, la tecnología que hoy marca la base de los nodos más avanzados.
NanoStack: el salto vertical de los chips sub-1 nm
Durante décadas, la industria ha comprimido el transistor en las dos dimensiones principales del chip. Esa trayectoria ha exigido cambios de arquitectura. Primero, los transistores planares dieron paso a FinFET, con un canal en forma de aleta que mejoraba el control electrostático. Después llegaron los transistores nanosheet o gate-all-around, en los que la puerta rodea el canal y reduce fugas en geometrías cada vez más ajustadas. IBM sitúa NanoStack como la siguiente transición: no solo una versión más pequeña del nanosheet, sino una arquitectura que apila transistores nanosheet en vertical y los escalona para ganar densidad en el eje Z.
La diferencia no es menor. En una arquitectura nanosheet convencional, las láminas del canal están apiladas dentro de un transistor, pero los dispositivos complementarios de tipo n y tipo p siguen organizados en el plano de la oblea. NanoStack coloca capas de transistores una encima de otra mediante integración secuencial. Además, las desplaza entre sí, lo que permite contactar de forma independiente señal y alimentación desde distintas caras de la estructura. Esa combinación de apilamiento y escalonamiento es la base de la mejora de densidad que IBM atribuye al diseño.
IBM Research ha definido NanoStack como una arquitectura CMOS de apilamiento secuencial que combina colocación flexible de canales superiores e inferiores, una pila de puerta inferior estable ante procesos térmicos y bonding dieléctrico ultrafino. El diseño proyecta celdas base de 4 tracks capaces de ofrecer cerca de un 50% de escalado de área, alrededor de un 50% de mejora de rendimiento a igual potencia o una reducción próxima al 70% de potencia a igual rendimiento frente al nodo de 2 nm. Son métricas de plataforma, no resultados de un procesador comercial, pero delimitan la ambición técnica del salto.
El elemento industrialmente más delicado es el bonding. IBM plantea unir capas de obleas mediante un dieléctrico ultrafino para transferir canales y construir dispositivos en varios niveles. En los diagramas técnicos, la arquitectura incorpora procesos de integración del dispositivo inferior, bonding de la primera oblea, retirada del portador original, bonding a un nuevo portador y posterior integración de la capa superior. La promesa es clara: más densidad y más libertad para optimizar materiales. El coste operativo también lo es: control de alineamiento, uniformidad, defectos, térmica, metrología y compatibilidad con los flujos de fabricación existentes.
La compañía insiste en que NanoStack permite optimizar por separado los materiales de los transistores n y p. En la práctica, eso abre una vía que el CMOS tradicional limita: adaptar cada capa a un conjunto de materiales más adecuado para su función, sin arrastrar todas las restricciones de construir ambos tipos de transistor en el mismo plano. La flexibilidad es atractiva para generaciones posteriores, aunque introduce una tensión habitual en semiconductores avanzados. Cada nuevo material puede mejorar rendimiento o eficiencia, pero también aumenta la complejidad de integración y validación.
Del nanómetro al angstrom: una métrica cada vez menos literal
El paso de los nanómetros a los angstroms tiene un componente simbólico potente. Un angstrom equivale a una décima de nanómetro. Hablar de 7 angstroms coloca el debate cerca de dimensiones atómicas, donde los efectos de variabilidad, fuga, disipación térmica y precisión de fabricación pesan más que en generaciones anteriores. IBM utiliza esa denominación para situar el nodo de 0,7 nm, aunque el nombre no debe confundirse con una medida directa del ancho de una puerta o de una línea metálica concreta.
La industria lleva años en esa ambigüedad. «2 nm», «3 nm» o «1,4 nm» ya no describen de manera simple el tamaño físico de una parte del transistor. Funcionan como etiquetas de generación, útiles para comparar densidad, rendimiento, consumo y madurez de proceso, aunque cada fabricante define sus propios criterios. En el caso de IBM, el interés técnico está en cómo la arquitectura permite extender la lógica CMOS por debajo del nodo de 1 nm, no en la reducción aislada de una dimensión.
Huiming Bu, vicepresidente de Silicon Technology Research and Development en IBM, sitúa el avance dentro de una transición más amplia de la industria. En los nodos actuales, las dimensiones críticas del transistor ya están desacopladas de la nomenclatura comercial. IBM describe nanosheets con láminas de unos 5 nanómetros de grosor, aproximadamente 15 átomos de silicio, y separaciones de 9 nanómetros entre láminas. La escala física sigue siendo extrema, aunque el nombre del nodo funcione como una etiqueta generacional.
La hoja de ruta visual de IBM sitúa NanoStack como paso posterior a FinFET y nanosheet, con una evolución desde 3 nm y 2 nm hacia 1,4 nm, 1 nm, 7 angstroms, 5 angstroms, 3 angstroms y, en un horizonte posterior, 1 angstrom. La gráfica también incorpora High NA EUV, red de alimentación por la cara posterior y multistack como piezas de una secuencia que se extiende hasta 2040. El mensaje subyacente es que el futuro del escalado no dependerá de una única innovación, sino de la acumulación coordinada de arquitectura, litografía, materiales, alimentación eléctrica y procesos 3D.
Por qué la IA convierte la eficiencia en una métrica estratégica
El vínculo entre chips sub-1 nm e inteligencia artificial no se limita a entrenar modelos más grandes. La IA generativa ha convertido el consumo energético, la capacidad de memoria y el movimiento de datos en variables de negocio. Un acelerador más rápido que consume de forma desproporcionada puede resultar poco atractivo en un centro de datos limitado por energía, refrigeración o disponibilidad de potencia contratada. De ahí que el dato de IBM, 50% más rendimiento o 70% más eficiencia frente al nodo de 2 nm, tenga relevancia más allá del laboratorio.
Jay Gambetta, director de IBM Research, vincula el avance con una presión que ya condiciona la expansión de la IA: aumentar la capacidad de cálculo sin trasladar el crecimiento de forma lineal al consumo energético. La idea conecta con una preocupación creciente entre operadores cloud, grandes empresas y fabricantes de aceleradores. El rendimiento bruto pierde parte de su valor si no viene acompañado de menor energía por tarea, más memoria cercana al cálculo y una arquitectura capaz de reducir movimientos de datos.
IBM ha planteado incluso un escenario de aceleradores de IA con una capacidad de cómputo muy superior si la tecnología de 7 angstroms se aplicara a diseños futuros, aunque esas estimaciones deben leerse como proyecciones de plataforma, no como productos anunciados. La utilidad para el mercado dependerá de quién adopte la arquitectura, con qué diseño, bajo qué coste por oblea y en qué calendario. La historia reciente de los semiconductores muestra que una ventaja de proceso solo se convierte en ventaja empresarial cuando encuentra una cadena de fabricación y empaquetado capaz de entregarla con rendimiento y volumen.
La otra cara de la eficiencia es térmica. Apilar transistores aumenta la densidad y reduce distancias, pero también concentra calor en volúmenes más pequeños. IBM reconoce que las futuras etapas de NanoStack requerirán soluciones de bonding con materiales térmicamente conductores, mejoras en procesos de backside y bevel, metrología 3D e inspección avanzada. Es un recordatorio de que el transistor no vive aislado. Su rendimiento final depende de contactos, cables, alimentación, aislamiento, refrigeración y reglas de diseño.
SRAM, el cuello de botella menos visible
El dato técnico que puede tener más recorrido para una segunda pieza es el de la SRAM. IBM afirma que NanoStack permite una mejora de escalado del 40% en SRAM, una memoria estática integrada en el chip que se utiliza en cachés y estructuras de almacenamiento de alta velocidad. En IA y computación de alto rendimiento, la SRAM importa porque muchas cargas no están limitadas solo por operaciones aritméticas, sino por la velocidad y energía necesarias para mover datos hacia las unidades de cálculo.
IBM Research ha desarrollado una celda SRAM NanoStack con canales escalonados para aprovechar la integración vertical también en memoria. El diseño permite reducir la altura de celda al superponer transistores que, en una arquitectura convencional, ocupan más espacio lateral. La compañía sostiene que puede lograrse una reducción superior al 40% frente a celdas no apiladas de última generación, dentro de las capacidades actuales de patterning, con mejoras en wordline y un comportamiento comparable en bitline según sus simulaciones.
La importancia de la SRAM se entiende mejor desde el diseño de chips. Durante años, la lógica ha seguido escalando con mayor continuidad que las celdas de SRAM. El propio paper de IBM muestra en su primera figura cómo el escalado de altura de celdas lógicas ha avanzado gracias a reducción de pitch metálico, contactos sobre puerta activa y otros recursos, mientras el área y la altura de bitcell SRAM se han estancado en generaciones recientes. Ese desajuste limita la capacidad de aumentar caché cerca del procesador sin penalizar área.
En una GPU, un acelerador de IA o una CPU de alto rendimiento, la caché y la memoria local reducen viajes a memorias más alejadas y costosas energéticamente. Más SRAM en el mismo espacio puede mejorar el aprovechamiento de las unidades de cálculo, reducir latencias y disminuir energía por operación efectiva. No resuelve por sí sola el problema de memoria de la IA, donde también pesan HBM, interconexiones, empaquetado avanzado y software, pero ataca una capa crítica del sistema. Por eso el avance de SRAM puede ser menos espectacular para el titular y más relevante para arquitectos de chips.
El contacto «gate merge», necesario para unir eléctricamente puertas superiores e inferiores dentro de la celda, aparece como uno de los puntos delicados del diseño. Su geometría condiciona el alineamiento, la altura de celda y el riesgo de daño durante el grabado. NanoStack gana densidad al desplazar y superponer estructuras, aunque esa ventaja introduce nuevas reglas de diseño y más exigencia en overlay, aislamiento y control de defectos.
High NA EUV y la cadena de herramientas
La ruta hacia los chips sub-1 nm no depende solo del transistor. IBM sitúa su trabajo en Albany, Nueva York, dentro de un ecosistema que incluye herramientas de litografía High NA EUV de ASML y colaboración con Lam Research, Tokyo Electron y SCREEN Semiconductor Solutions. High NA EUV aumenta la apertura numérica de la óptica de litografía ultravioleta extrema, lo que permite imprimir patrones más finos con mayor control. Para nodos por debajo de 1 nm, IBM lo considera una tecnología esencial para futuras generaciones de lógica.
La litografía, sin embargo, es solo una parte del rompecabezas. NanoStack requiere bonding de obleas, dieléctricos ultrafinos, procesos de transferencia de capas, contactos frontside y backside, red de alimentación por la cara posterior y control de variaciones en 3D. En su explicación técnica, IBM subraya que el bonding entre capas debe minimizar resistencia y capacitancia parasitaria. El reto no se limita a colocar dos niveles; implica mantener alineamiento, uniformidad y rendimiento eléctrico en toda una oblea de 300 milímetros.
Los proveedores de equipamiento ganan centralidad en esta fase. ASML domina la litografía EUV, Lam Research aporta capacidades en procesos de resist seco EUV y Tokyo Electron tiene peso en deposición, grabado y otros pasos críticos. La capacidad de IBM para convertir NanoStack en una plataforma de referencia dependerá, en parte, de que esas herramientas puedan integrarse en flujos reproducibles. El liderazgo en investigación no basta si la cadena de herramientas no acompaña con productividad y yield.
El roadmap de IBM también incorpora backside power delivery, una arquitectura que lleva la alimentación eléctrica por la cara posterior de la oblea para liberar espacio y mejorar entrega de potencia. Esta tecnología ya aparece como uno de los pilares de los nodos avanzados de la industria. En NanoStack cobra una importancia adicional porque el diseño apilado separa con más claridad rutas de señal y alimentación. Cuanto más densa se vuelve la estructura, más crítico resulta que la potencia llegue con menos caída de tensión y que las señales no queden estranguladas por el cableado.
Una arquitectura prometedora con riesgos de fabricación
IBM presenta NanoStack como una arquitectura manufacturable, apoyada en demostraciones de bonding dieléctrico ultrafino, ingeniería de doble canal y operación funcional de inversores CMOS. En el paper de VLSI 2025, los investigadores muestran curvas eléctricas de NFET y PFET, funcionamiento de un inversor NanoStack y resultados de fiabilidad comparables o mejores que la referencia nanosheet en ciertos parámetros. La existencia de dispositivos funcionales es un paso relevante. La producción de alto volumen exige mucho más.
La primera dificultad es la térmica. Apilar capas reduce área, pero concentra potencia. Durante el briefing, IBM identificó la gestión térmica como uno de los temas críticos para estructuras multicapa y vinculó parte de la solución a la evolución de backside power delivery y nuevos enfoques de disipación. La integración vertical es familiar en memoria y empaquetado 3D, aunque la lógica apilada a nivel transistor introduce problemas distintos: el calor se genera en dispositivos activos muy próximos y debe salir sin degradar rendimiento ni fiabilidad.
La segunda dificultad es la precisión de alineamiento. En una arquitectura secuencial, las capas superiores e inferiores deben colocarse con tolerancias extremadamente ajustadas. El diseño escalonado ayuda a abrir espacio para contactos y reducir altura de celda, pero también introduce una dependencia mayor de overlay, uniformidad de espesores y control de defectos. La documentación de SRAM muestra cómo el contacto gate merge exige márgenes específicos para evitar daño en canal o puerta y garantizar conexión eléctrica. Esos detalles suelen decidir si una arquitectura se queda en demostración o avanza hacia reglas de diseño utilizables por clientes.
La tercera dificultad es económica. IBM defendió en la sesión técnica que el uso de bonding no implica necesariamente duplicar el número de obleas para obtener una cantidad equivalente de chips, debido a cambios en el flujo de proceso y reducción de ciertos pasos de litografía. Aun así, el coste final dependerá de rendimientos, complejidad de capas, número de máscaras, herramientas necesarias, control de defectos y aprendizaje de fabricación. El mercado no adoptará una arquitectura más densa si el coste por transistor útil o por vatio competitivo no compensa la transición.
La cuarta dificultad es de diseño. Una arquitectura 3D a nivel transistor requiere herramientas EDA capaces de representar, optimizar y verificar estructuras que ya no se comportan como celdas planas tradicionales. IBM menciona la compatibilidad con automatización de diseño electrónico como una de las áreas necesarias para adopción industrial. Para los diseñadores de CPU, GPU o aceleradores de IA, la cuestión no será solo si la celda existe, sino si puede utilizarse en bibliotecas, flujos de verificación, modelos de potencia y reglas de cierre físico asumibles.
IBM, Rapidus y la geopolítica del transistor
IBM ya no ocupa en semiconductores la posición de fabricante integrado que tuvo en otras etapas. Su papel actual se concentra en investigación, desarrollo de arquitecturas y transferencia tecnológica a socios. Ese matiz explica por qué el anuncio de NanoStack debe situarse junto a Albany, ASML, Lam, TEL, SCREEN y Rapidus, no solo junto al logotipo de IBM. La compañía trabaja con Rapidus en la fabricación de 2 nm en Japón, aunque para NanoStack evitó concretar una ruta comercial o un socio específico durante la sesión técnica.
La historia reciente da contexto. IBM anunció en 2021 su chip de 2 nm, tecnología basada en nanosheet, y ahora sostiene que esa arquitectura ha sido adoptada por las principales foundries para los nodos más avanzados. Si NanoStack siguiera una trayectoria similar, su impacto podría materializarse a través de fabricantes que integren la arquitectura en sus propios procesos, más que mediante chips comercializados directamente por IBM. Esa posibilidad convierte el anuncio en una señal para el ecosistema, no solo para clientes finales.
La geopolítica refuerza el interés. Estados Unidos, Japón, Europa, Taiwán y Corea del Sur compiten por asegurar capacidad en nodos avanzados, equipamiento crítico y propiedad intelectual de proceso. En ese tablero, una arquitectura sub-1 nm desarrollada en Albany puede convertirse en pieza de negociación industrial, instrumento de colaboración con foundries aliadas o vector para atraer inversión pública y privada. El hecho de que IBM vincule el avance con High NA EUV y con socios de equipamiento muestra que la siguiente etapa no se ganará solo con diseño de transistor. Se ganará con ecosistemas capaces de fabricar.
Para Europa, la lectura es doble. ASML aparece como proveedor imprescindible de High NA EUV, lo que refuerza la posición estratégica neerlandesa en la cadena global. Al mismo tiempo, la fabricación de nodos lógicos punteros sigue concentrada fuera del continente. España, que ha reforzado sus programas de microelectrónica y diseño, puede encontrar en esta evolución una señal sobre dónde se abren oportunidades más realistas: herramientas, fotónica, diseño especializado, empaquetado, software EDA, centros de datos eficientes y talento de arquitectura, antes que una entrada directa en fabricación lógica sub-1 nm.
Qué significa para empresas y directivos tecnológicos
Para un directivo tecnológico, el avance de IBM no cambia de inmediato la planificación de infraestructuras. Ningún CIO va a comprar en 2026 servidores basados en NanoStack sub-1 nm. Sin embargo, la dirección del cambio sí afecta a decisiones de medio plazo. La primera es energética. Si la IA se convierte en una carga estructural, los modelos de coste deberán incorporar disponibilidad eléctrica, densidad por rack, refrigeración líquida, ubicación de centros de datos y eficiencia de aceleradores como variables estratégicas, no como detalles de compras.
La segunda es de arquitectura. El escalado futuro no dependerá solo del transistor, sino de la relación entre lógica, SRAM, HBM, interconexión, empaquetado avanzado y software. Una mejora de densidad en SRAM puede alterar decisiones sobre tamaño de caché, jerarquía de memoria y movimiento de datos. En IA empresarial, donde no todas las cargas son entrenamiento masivo y muchas se concentran en inferencia, recuperación aumentada, agentes y modelos especializados, la eficiencia de memoria cercana puede influir tanto como los picos de TOPS.
La tercera es de proveedor. La llegada de arquitecturas 3D a nivel transistor ampliará la diferencia entre fabricantes capaces de absorber complejidad de proceso y actores que dependen de nodos maduros. Para empresas usuarias, esto puede traducirse en ciclos de renovación más segmentados. Las cargas críticas de IA, HPC, simulación o análisis financiero tenderán a concentrarse en plataformas de última generación; aplicaciones menos sensibles a eficiencia extrema seguirán en nodos más baratos y estables. La frontera entre «lo último» y «lo suficiente» será más importante para controlar gasto.
La cuarta es de soberanía tecnológica. Las compañías españolas y europeas que dependen de IA en sectores regulados, banca, telecomunicaciones, defensa, salud, energía o industria, tendrán que observar no solo quién diseña el chip, sino dónde se fabrica, bajo qué jurisdicción, con qué dependencia de herramientas y con qué disponibilidad de suministro. NanoStack no resuelve esas tensiones. Las hace más visibles porque la complejidad del proceso estrecha el grupo de actores capaces de participar en la frontera.
Un avance que amplía la Ley de Moore, pero no elimina sus costes
IBM presenta NanoStack como una forma de mantener viva la Ley de Moore, entendida como el aumento sostenido de densidad de transistores. La expresión sigue siendo útil como brújula, aunque ya no describe una dinámica simple de reducción geométrica y abaratamiento automático. Cada generación avanzada exige más capital, más pasos de proceso, más control de variabilidad y más especialización. La densidad puede crecer, pero el coste de extraer valor de esa densidad también aumenta.
Ese es el punto que separa el entusiasmo técnico de la realidad industrial. Los chips sub-1 nm podrían ofrecer más rendimiento y eficiencia para IA, cloud, dispositivos móviles, electrónica avanzada e incluso sistemas de apoyo a computación cuántica. Pero la adopción dependerá de si la arquitectura alcanza suficiente madurez de fabricación, si las foundries encuentran un modelo económico viable y si los diseñadores logran explotar la estructura sin multiplicar complejidad. La innovación en semiconductores rara vez fracasa por una única razón; suele avanzar o estancarse por una suma de física, coste, herramientas, clientes y calendario.
La propia IBM sitúa la adopción más temprana de NanoStack en el nodo sub-1 nm y habla de un camino a producción en un plazo de cinco años. Ese horizonte coincide con la preparación industrial de nodos de 1,4 nm y posteriores por parte de los grandes fabricantes. Si NanoStack madura, puede convertirse en una arquitectura de transición hacia la era angstrom. Si encuentra barreras de coste o yield, parte de sus técnicas podrían filtrarse de forma gradual en generaciones intermedias. En ambos casos, el anuncio marca un desplazamiento conceptual: la densidad ya no se buscará solo comprimiendo el plano, sino construyendo hacia arriba.
Para los operadores de centros de datos, la consecuencia más concreta llegará por la vía del coste total de cómputo. Más transistores por área solo importan si reducen energía por tarea, aumentan rendimiento útil por rack o permiten diseños con más memoria local y menos movimiento de datos. Para los fabricantes de chips, la tensión estará en decidir qué aplicaciones pueden pagar primero la complejidad de una arquitectura así. IA de frontera, HPC, cloud hiperescala y ciertos mercados móviles premium aparecen como candidatos naturales, aunque el orden dependerá de precio, volumen y disponibilidad de capacidad.
La carrera sub-1 nm empieza, por tanto, con una paradoja conocida. El transistor se aproxima a la escala atómica, mientras las decisiones que determinarán su impacto son cada vez más sistémicas. IBM ha colocado sobre la mesa una arquitectura para seguir escalando. Ahora la industria tendrá que resolver si puede convertir esa arquitectura en una cadena de producción fiable, rentable y suficientemente eficiente para alimentar la próxima década de IA sin que el límite se desplace del silicio a la red eléctrica.
